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Faculdade de Engenharia de Ilha Solteira – Departamento de Engenharia Elétrica Circuitos Digitais I –Prof.a Suely Cunha Amaro Mantovani. – 1osem/2010

Dynamic RAM - DRAM

1-Características Principais

Fabricadas com tecnologia MOS: alta capacidade, baixo consumo, moderada velocidade de operação e menor custo; armazenam ‘1s’ e ‘0s’ como cargas em um pequeno capacitor MOS ( tipicamente, poucos picos farads);

Desvantagens: refrescamento, circuito externo de suporte, circuito interno de suporte, e endereçamento mais complexo;

Fuga de cargas: devido a fuga de cargas depois de um período de tempo, as RAMs dinâmicas necessitam recargas periódicas para as células de memória. A estas recargas periódicas dá-se o nome de refreshing. Nas modernas DRAM, cada célula de memória deve ser restaurada tipicamente a cada 2, 4 ou 8ms ou o dado será perdido.

O circuito adicional externo, representa uma desvantagem quando comparadas com as SRAMs. Contudo, pela sua grande capacidade e muito baixo consumo são usadas em sistemas que prevalecem questões como tamanho, custo e baixo consumo;

As DRAMs são mais lentas que as SRAMs . As SRAMs são usadas em aplicações onde velocidade e pequena complexidade são mais críticas do que custo, espaço e baixo consumo e não necessitam de operação de refresh;

As DRAMS possuem estrutura celular mais simples e tipicamente 4 vezes a densidade das SRAMs;

O custo /bit de armazenamento para a RAM dinâmica é menor do que as SRAMa (cerca de 1/5 do valor que as SRAMs);

A memória principal interna da maioria dos PCs ou Macs usam DRAM por causa da sua alta capacidade e baixo consumo. Contudo, algumas vezes estes computadores usam pequena quantidade de SRAM para funções que exigem alta velocidade, tais como: look-up tables e memórias cache;

As SRAMs são normalmente usadas em áreas onde somente pequenas quantidades de memórias são necessárias ou quando é exigida alta velocidade (instrumentos controlados por microprocessador, osciloscópio com armazenamento digital, analisadores lógicos , eletrodomésticos);

O consumo de energia de uma RAM dinâmica normalmente está entre 1/6 e 1/2 da energia consumida por uma RAM estática, possibilitando o uso de fontes de alimentação menores e mais baratas;

DRAMs com um tamanho de palavra de 4 bits (ou mais) têm uma configuração de células em estrutura quadrada onde cada posição na matriz contém 4 células, e cada endereço aplicado seleciona um grupo de quatro células para uma operação de leitura/escrita;

Os chips DRAMs atuais variam em capacidade de palavras de 1k, 4k, 8k,16k,64k,128k,256k e 1024k e com tamanho de palavras 1,4 ou 8 bits. A quantidade de palavras e tamanho de palavras podem ser expandidas combinando-se chips de memórias em um arranjo apropriado;

Resumindo: As RAM estáticas são mais rápidas e simples de construir que as dinâmicas, pois não precisam de circuitos auxiliares para percorrer toda a memória e efetuar o refresh dos capacitores carregados (bits ativos). Todavia as DRAMs são bem mais baratas e muito mais compactas, além de consumirem menos energia. Desta forma, as memórias RAM estáticas são empregadas em sistemas que precisam de pouca memória mas com alta velocidade, como microcontroladores, processamento de sinais em tempo real, memórias de cache e de vídeo, etc. As RAMs dinâmicas são normalmente empregadas quando se tenta otimizar o volume de memória e o baixo consumo, como no caso da memória principal dos computadores pessoais.

2-Estrutura e Operação de uma DRAM

As memórias RAM dinâmicas armazenam os 1s e 0s como cargas em pequenos capacitores CMOS. Como estes capacitores tendem a perder cargas com decorrer do tempo, as DRAMs precisam periodicamente recarregar as células de memórias. A célula de memória de uma DRAM é constituída por um capacitor e circuitos associados para prover os meios necessários para o refrescamento da célula. Na Fig.1 mostra-se a representação da célula de memória de uma DRAM. Na fig.1a mostra-se outra simbologia da célula.

Fig.1-Célula de memória de uma DRAM

As chaves SW1 a SW4 são MOSFET (Metal Oxide Semiconductor Field Efect

Transistor), controladas pelas várias saídas dos decodificadores de endereços e sinais de leitura/escrita.

Operação de Escrita: Os sinais do decodificador de endereço e da lógica de leitura /escrita fecham as chaves, SW1, SW2 (ON) enquanto mantêm SW3, SW4 (OFF) abertas. Um nível lógico 1 na entrada de dados carrega o capacitor C, e um nível lógico 0 o descarrega. Logo depois, as chaves são abertas de modo que o capacitor C seja desconectado do restante do circuito.

Operação de Leitura:

SW2, SW3, SW4 ON SW1 OFF

O Amplificador Sensor (Sense Amplifier) atua sobre o bit da linha selecionada.

Compara a tensão da célula com uma tensão de referência para determinar se o valor lógico armazenado é 0 ou 1, e fornece um valor de tensão de 0 ou 5V na saída de dados. Esta tensão de saída é ligada à célula através das chaves SW2 e SW4, e restaura a tensão do capacitor, carregando-o ou descarregando-o. Ou seja, o dado armazenado é restaurado cada vez que a célula é lida.

Fig 1a - Estrutura de um bit da DRAM

3- Arquitetura Interna de uma DRAM

Mostra-se na Fig.2 uma DRAM (16K x 1) de 16.384 células arranjadas em uma matriz 128X128, onde cada célula ocupa uma posição única em uma linha e em uma coluna dentro da matriz. São necessários 14 bits de endereços para selecionar uma célula, os endereços mais baixos A0 até A6 selecionam a linha e A7 até A13 selecionam a coluna. Esta configuração já está obsoleta. CIs de memória de alta capacidade necessitam de muitos pinos de endereço. Para reduzir o número de pinos nas DRAMs de alta capacidade, os fabricantes utilizam a Multiplexação de Endereços.

Fig.2- Arquitetura DRAM-14 endereços

4-Multiplexação de Endereços em DRAMs

As DRAMs são fabricadas em chips de alta capacidade de armazenamento, requerendo um grande número de bits de endereços. Para reduzir o número de pinos de endereços de uma DRAM, os fabricantes empregam a multiplexação de endereços, onde cada pino de entrada pode acomodar dois bits de endereço diferentes.

DRAM TMS44100, 4M X 1, Texas Instruments

Fig.3- Diagrama de Blocos

As linhas de endereços são multiplexadas e os 2 bits de endereços são apresentados na entrada de endereços da DRAM em dois blocos de 11bits que vão para os registradores de linhas e de colunas: o registrador de linhas armazena os 11bits superiores do endereço e o registrador de colunas armazena os 11bits inferiores de endereços.

Dois sinais de entrada importantes fazem este controle:

RAS Row Address Strob : Gatilha o registrador de 1 bits de endereços de linha(A15- A8 ) CAS Column Address Strobe: Gatilha o registrador de 1 bits de endereços de coluna (A7- A0 )

Os 2 bits de endereços são aplicados na DRAM em duas etapas através do uso dos sinais RAS e CAS, ativos BAIXOS, conforme a Fig.4 . A DRAM não possui uma entrada de seleciona circuito (CS-Chip Select). Os sinais RASe CAS realizam a função de seleciona circuito, desde que os dois sinais sejam BAIXOS para os decodificadores selecionarem uma célula para leitura ou escrita.

Fig.4-Temporização de RAS/CAS para uma DRAM t0-t3 - tempo de latência :– é o tempo necessário para as operações de multiplexação e decodificação de endereço de linha e coluna.

5- Ciclos de Leitura/Escrita (temporização das DRAMs)

A temporização das operações de leitura e escrita para uma memória DRAM é mais complexa que as operações de uma SRAM. As figuras abaixo mostram os sinais de temporização para as operações de leitura e escrita em uma DRAM.

Fig 5- Ciclo de Leitura

O sinal MUX, entrada de seleção do multiplexador, controla quais os bits de endereços, se a parte superior ou inferior do endereço, será apresentada nas entradas de endereços da MEM DRAM.

Tempo Evento t0 MUX torna-se BAIXO para aplicar os bits de endereço de linha às entradas de endereço da DRAM t1 RASé colocado BAIXO para carregar o endereço de linha na DRAM t2 MUX torna-se ALTO para aplicar os bits de endereço de coluna às entradas de endereço da DRAM t3 CASvai para nível BAIXO para carregar o endereço de coluna na DRAM t4 DRAM coloca dados válidos da célula de memória selecionada na linha DATA OUT(Saída de Dados) t5 RAS, CAS, MUX e DATA OUT voltam ao estado inicial

Fig.6- Ciclo de Escrita

Tempo Evento t0 MUX torna-se BAIXO para aplicar os bits de endereço de linha às entradas de endereço da DRAM t1 RASé colocado BAIXO para carregar o endereço de linha na DRAM t2 MUX torna-se ALTO para aplicar os bits de endereço de coluna às entradas de endereço da DRAM t3 CASvai para nível BAIXO para carregar o endereço de coluna na DRAM t4 Dados a serem escritos são colocados nos pinos de dados(DATA IN) da DRAM t5 A entrada WR/é pulsado BAIXO para escrever os dados na célula selecionada t6 Os dados de entrada são removidos dos pinos de entrada de dados(DATA IN) da DRAM t7 RAS,CAS, MUX e WR/ voltam ao estado inicial.

6-Operação de Refrescamento das DRAMs

Uma célula de uma memória DRAM é refrescada cada vez que uma operação de leitura é realizada sobre a célula. Cada célula deve ser refrescada periodicamente ou os dados serão perdidos (veja quadro, fig.7).

As células não podem ser reavivadas individualmente em cada operação devido a grande capacidade das DRAMs. Por exemplo, uma memória de 1M X 1, com período de refrescamento de 4ms, precisaria de 4ns para refrescar cada célula sucessivamente. Este tempo é bastante pequeno para qualquer DRAM comercial. As memórias DRAMs são projetadas e fabricadas de modo que sempre que uma operação de leitura é realizada sobre uma célula, todas as células naquela linha são refrescadas. Assim, é preciso fazer somente uma operação de leitura sobre cada linha da DRAM em cada 4ms para garantir que cada célula da matriz seja refrescada. A taxa de refresh é calculada pelo tempo de refresh da linha na leitura versus a quantidade de células na linha . Ex: uma DRAM 1Mx1 ou 220 =1.048.576 células para guarantir o refresh dentro de 4ms deveria ter uma taxa de de leitura por célula de 4ns, aproximadamente, nsms81,3 576.048.1 4

Fig.7- Quadro de DRAMs e taxas de refresh

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