Apostila de Eletronica Digital IIa

Apostila de Eletronica Digital IIa

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LÓGICA SEQUENCIALLÓGICA SEQUENCIALLÓGICA SEQUENCIALLÓGICA SEQUENCIAL

ELETRÔNICA DIGITAL I – Curso Técnico em Eletrônica – FAETEC – ETE JOÃO LUIS DO NASCIMENTO Página 1

Os circuitos em eletrônica digital são divididos em: g circuitos combinacionais g circuitos seqüenciais

Os circuitos combinacionais, como visto até aqui, apresentam as saídas dependentes única e exclusivamente das variáveis de entrada, por isto não tem capacidade de memória. Os chamados circuitos seqüenciais têm as saídas dependentes das variáveis de entrada e/ou de seus estados anteriores que permanecem armazenados.

Clock. Sistemas digitais podem operar de modo assíncrono ou de modo síncrono. Nos sistemas assíncronos, as saídas dos circuitos podem mudar de estado a qualquer instante em que uma ou mais entradas mudem de estado. Nos sistemas síncronos, um sinal, comumente chamado de clock (relógio), determina os momentos nos quais qualquer uma das saídas podem mudar de estado. O clock é um trem de pulsos retangulares, ou quadrados, como mostrado na Figura 1.

Os clocks são gerados por circuitos especiais denominados de osciladores astáveis.

Figura 1 - Sinal de clock. Estes tipos de sinais são chamados de periódicos, pois a cada espaço de tempo, chamados de período (T), ele se repete.

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A unidade do período é o segundo (s). O inverso do período é o que se chama de freqüência do sinal (f), cuja unidade é o Hertz (Hz).

A relação entre período e freqüência é dada por:

f 1T= ou T

Se o sinal de clock mostrado na figura acima possuir um período de 5ms (T=5ms), sua freqüência será de:

É muito comum o uso dos múltiplos e submúltiplos das unidades de freqüência, período, tensão elétrica, corrente elétrica, dentre outros.

A Tabela 1mostra alguns destes múltiplos e submúltiplos:

x 1 x 1

x 106 x 0,000001 Mega M MA (mega ampére) x 103 x 0,001 kilo K Kg (kilo grama) x 10-3 x 0,001 mili m ms (mile segundo)

Tabela 1 - Multiplos e submultiplos da base 10 O Flip-Flop R-S (Reset - Set)

O circuito básico do flip-flop R-S é mostrado na figura abaixo:

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O circuito acima mostra que o estado futuro das saídas Q e Q dependem R e S e também do estado atual dessas saídas. Isso é mostrado na tabela verdade abaixo:

Caso S R Qatual Qfuturo futuroQ

Nos casos 0 e 1, com S = 0 e R = 0, as saídas Q e Q permaneceram inalteradas (memória).

Nos casos 2 e 3, com S = 0 e R = 1, a saída Q foi para 0 e Q foi para 1.

Nos casos 4 e 5, com S = 1 e R = 0, a saída Q foi para 1 e Q foi para 0. Nos casos 6 e 7, com S = 1 e R = 1, as saídas Q e Q foram para 1, ocasionando um problema, já que as saídas Q e Q devem ser complementares.

Uma tabela simplificada e o símbolo do flip-flop R-S são mostrados a seguir:

O circuito do flip-flop R-S também pode ser implementado usando portas NOR.

Flip-Flops com Clock

Circuitos que utilizam clock são chamados de circuitos síncronos. Muitos flip-flops utilizam um sinal de clock para determinar o momento em que suas saídas mudarão de estado. O sinal de clock é comum para todas as partes do circuito.

Normalmente, o sinal de clock é uma onda quadrada e durante uma transição positiva (nível 0 para nível 1) ou transição negativa (nível 1 para nível 0) a saída poderá mudar de estado.

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Tempos de Setup e Hold

Os tempos de setup e hold são parâmetros que devem ser observados para que o flip-flop possa trabalhar de modo confiável. O tempo de setup, tS, corresponde ao intervalo no qual as entradas devem permanecer estáveis antes da transição do clock. O tempo de hold, tH, corresponde ao intervalo no qual as entradas devem permanecer estáveis depois da transição do clock. Os tempos de setup e hold mínimos devem ser respeitados para o funcionamento confiável do flip-flop.

Flip-Flop R-S com Clock

O símbolo do flip-flop R-S com clock é mostrado na figura abaixo: O circuito interno é mostrado na figura abaixo:

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O detector de transição é um circuito que habilitará, por alguns instantes, as entradas SET e RESET, durante a transição de CLOCK. O circuito típico de um detector de transição é mostrado a seguir:

Os tempos dos pulsos de CLK* correspondem aos tempos de atraso da porta NOT, em torno de 5 ns.

FLIPFLIPFLIPFLIP----FLOP JFLOP JFLOP JFLOP J----K

O símbolo do flip-flop J-K é mostrado na figura abaixo:

A operação do flip-flop J-K é semelhante à do flip-flop R-S. A diferença é que o flip-flop J-K não possui a condição proibida, ou seja, J = K = 1. Nessa situação, a saída será complementada (valor anterior será invertido).

O circuito interno do flip-flop J-K é mostrado na figura seguinte:

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O flip-flop JK possui duas entradas síncronos chamadas de J e K, e duas saídas, chamadas de Q e Q. As saídas de um flip-flop em condições normais são sempre uma o inverso da outra.

Além das entradas J e K, este flip-flop também possui uma entrada para o sinal de clock. A Figura 2 mostra os símbolos lógicos do flip-flop JK.

(a)(b)

Figura 2 – Símbolo do flip-flop JK com clock sensível a borda de descida (a) e com clock sensível a borda de subida (b). A tabela verdade para este flip-flop é mostrada na Tabela 2.

J K Qf CL K J K Qf

0 0 Qa

(a)(b)

Tabela 2 – Tabela verdade para o flip-flop JK com clock sensível a borda de descida (a) e de subida (b).

O funcionamento do flip-flop JK com clock sensível a borda de descida, mostrado nas tabelas verdade da Tabela 2b, é descrito abaixo:

g para J=0 e K=0 durante a borda de subida do clock, ou seja, quando o clock passa de 0 para 1, a saída Q permanecerá com seu estado atual, ou seja, inalterada; g para J=0 e K=1 durante a borda de subida do clock, a saída Q será ressetada (zerada); g para J=1 e K=0 durante a borda de subida do clock, a saída Q será setada, ou seja, será colocado 1 nesta saída; g para J=1 e K=1 durante a borda de subida do clock, a saída Q será comutada, ou seja, o valor de Q será invertido;

ELETRÔNICA DIGITAL I – Curso Técnico em Eletrônica – FAETEC – ETE JOÃO LUIS DO NASCIMENTO Página 7 g já para a condição de clock em nível 1, ou em nível 0, ou ainda na transição de descida, a saída Q permanecerá inalterada.

O diagrama de tempo da Figura 3 mostra a saída Q de um flip-flop JK com clock sensível a borda de subida, em função das entradas J e K.

J
K
CLK
Q

Figura 3 - Diagrama de tempo que mostra o funcionamento de um flip-flop JK com clock sensivel a borda de subida.

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