Latches e Latches e Flip-FlopsFlip-Flops

Circuitos LógicosCircuitos Lógicos

DCC-IM/UFRJ Prof. Gabriel P. Silva

Diagrama Geral de um Sistema Digital

“Latch” com Portas NOR “Latch” com Portas NOR

Diagrama de Tempos “Latch” com Portas NOR

“Gated Latch” c/ portas NOR

S Clk x x 0 0 0 1 1 0

Q(t ) (no change)

Clk

Q t 1 + ( ) Q(t ) (no change)

“Gated Latch” c/ portas NOR

Clk R

R Clk

0 Tempo

“Latch” c/ Portas NAND Dois estados de repouso possíveis quando SET=CLEAR=1

“Latch” c/ Portas NAND Quando a entrada SET pulsa para 0 força a saída Q para 1.

“Latch” c/ Portas NAND Quando a entrada CLEAR pulsa para 0 força a saída Q para 0.

“Latch” c/ Portas NAND “Latch” c/ Portas NAND

“Latch” c/ Portas NAND “Latch” c/ Portas NAND

Diagrama de Tempos “Latch” com Portas NAND

Aplicação do “Latch” Aplicação do “Latch”

“Gated SR Latch” com NAND S

Clk Q

Qual a tabela verdade?

“Gated D Latch” com NAND

R Clk

D (Data)

D Q Q Clk

Clk D

Q t 1 + ( ) Q t ( )

“Gated D Latch” com NAND t 1 t 2 t 3

Tempo

Clk

“Latch” Transparente “Latch” Transparente

Diagrama de Tempos “Latch” Transparente

VHDL “Latch” Transparente entity d_latch is port ( d, clk : in bit; q : out bit ); end entity d_latch; architecture basic of d_latch is begin latch_behavior : process is begin if clk = ‘1’ then q <= d after 2 ns; end if; wait on clk, d; end process latch_behavior; end architecture basic;

Sinal de Relógio (Clock) Sinal de Relógio (Clock)

Flip-Flop Flip-Flop

Flip-Flop SC ativado na transição positiva do “clock”

Diagrama de Tempo Flip-Flop SC

Flip-Flop SC ativado na transição negativa do “clock”

Circuito Interno Flip-Flop tipo SC

Circuito Detector de Transição Circuito Detector de Transição

Flip-Flop JK Flip-Flop JK

Flip-Flop JK Flip-Flop JK

Flip-Flop JK Transição Negativa

Flip-Flop Tipo D Flip-Flop Tipo D

Diagrama de Tempos Flip-Flop Tipo D

Aplicação do Flip-Flop Tipo D

Flip-Flop Tipo D com SET e RESET

Flip-Flop Tipo D com SET e RESET

Temporização

Definição de termos oRelógio: sinal elétrico periódico que provoca a mudança de estado do elemento de memória; (transição de subida ou descida, nível alto ou baixo) oAtraso de propagação: tempo máximo depois do evento de relógio (transição de subida ou descida) até a mudança do valor na saída do flip-flop (T PHL e oTempo de setup: tempo mínimo antes do evento de relógio (transição de subida ou descida) em que a entrada precisa estar estável (Tsu) oTempo de hold: tempo mínimo depois do evento de relógio (transição de subida ou descida) durante o qual a entrada precisa continuar estável (Th)

Atrasos de Propagação Atrasos de Propagação

Tempo de Setup e Hold Tempo de Setup e Hold

entrada clock

Tsu Th Temporização

Existe uma “janela” de tempo em torno da subida ou descida do relógio durante a qual a entrada precisa permanecer estável e inalterada para que seja corretamente reconhecida.

clock entrada alterandoestável clock entrada D Q D Q

Temporização

Todas as medidas são feitas a partir do evento de clock, isto é, a partir da borda de subida do clock

Especificações de Tempo Típicas

Positive edge-triggered D flip-flop oTempos de Setup e Hold oLargura de clock mínima oRetardos de propagação (0 para 1, 1 para 0, máximo e típico)

Th 5ns

Tplh

Tsu 20ns

Tsu 20ns

Th 5ns

probabilidade baixa, mas não nula, de que a saída do F fique presa em um estágio intermediário gráficos no osciloscópio demonstrando falha de sincronização e eventual decaimento ao estado permanente

Nível Lógico 0Nível Lógico 1 logic 0 logic 1

Falha de Sincronização

Ocorre quando a entrada do flip-flop muda próximo à borda do clock oFF pode entrar num estado metaestável – nem 0 nem 1 oFF pode permanecer neste estado indefinidamente

D DQ Q entrada assíncrona entrada sincronizada sistema síncrono Clk

Lidando com a Falha de Sincronização

Probabilidade da falha não pode ser reduzida a 0, mas pode ser diminuída

(1) desacelerar o clock do sistema: isto dá ao sincronizador mais tempo para entrar em um estado permanente; falha de sincronizacão se torna um grande problema para sistemas de alta velocidade

(2) usar no sincronizador a tecnologia mais rápida possível

(3) cascatear dois sincronizadores: isto efetivamente sincroniza duplamente

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